Visión general de la tecnología PCB Vía

PCB Via Technology Overview

Via es uno de los componentes importantes de un PCB multicapa. El costo de la perforación es generalmente del 30% al 40% del costo de la placa PCB. En pocas palabras, cada agujero en el PCB puede llamarse vía.

 

Desde la perspectiva de la función, las vías se pueden dividir en dos categorías:

Uno se usa como conexión eléctrica entre las capas; el otro se utiliza para la fijación o posicionamiento del dispositivo. En términos de proceso, estas vías generalmente se dividen en tres categorías, a saber, vías ciegas, vías enterradas y a través de vías. Los orificios ciegos están ubicados en las superficies superior e inferior del tablero de cableado impreso y tienen una profundidad para la conexión de las líneas de la superficie y las líneas internas subyacentes, y la profundidad de los orificios generalmente no excede una cierta proporción (abertura). El orificio enterrado se refiere a un orificio de conexión ubicado en la capa interna de la placa de cableado impresa, que no se extiende a la superficie de la placa de circuito. Los dos tipos de orificios anteriores están ubicados en la capa interna de la placa de circuitos, y se completan mediante un proceso de formación de orificios pasantes antes de la laminación, y varias capas internas pueden superponerse durante la formación de los orificios pasantes. El tercer tipo se llama orificio pasante, y el orificio pasa a través de toda la placa del circuito y se puede usar para implementar la interconexión interna o como orificio de montaje para el componente. Dado que las vías son más fáciles de implementar en el proceso y tienen un costo más bajo, la mayoría de las placas de circuitos impresos lo utilizan sin la necesidad de otras dos vías. Los orificios de paso descritos a continuación se consideran como orificios de paso a menos que se especifique lo contrario. Desde el punto de vista del diseño, una vía se compone principalmente de dos partes, una es el orificio de perforación en el medio y la otra es el área de la almohadilla alrededor del orificio, como se muestra en la siguiente figura. El tamaño de estas dos partes determina el tamaño de las vías. Obviamente, en el diseño de PCB de alta velocidad y alta densidad, los diseñadores siempre desean que la vía sea más pequeña, mejor, de modo que se pueda dejar más espacio de cableado en la placa. Además, cuanto menor sea la vía, su propia capacitancia parasitaria . Cuanto más pequeños, más adecuados para circuitos de alta velocidad. Sin embargo, la reducción en el tamaño del orificio también provoca un aumento en el costo, y el tamaño del orificio no se puede reducir indefinidamente. Está limitado por las técnicas de proceso, tales como taladrar y recubrir: cuanto más pequeño es el orificio, más el taladro Cuanto más tarda el orificio, más fácil es desviarse de la posición central; y cuando la profundidad del orificio excede 6 veces el diámetro del orificio, no hay garantía de que la pared del orificio se pueda recubrir de manera uniforme con cobre. Por ejemplo, el grosor de una PCB normal de 6 capas (profundidad del orificio pasante) es de aproximadamente 50Mil, por lo que los fabricantes de PCB pueden proporcionar un diámetro mínimo de 8Mil.


Dos. La capacitancia parásita de la vía tiene una capacitancia parásita al suelo. Si se sabe que la vía tiene un diámetro de D2 en el plano del suelo, el diámetro de la almohadilla de la vía es D1, y el espesor de la PCB es T. La constante dieléctrica del material es ε, y la capacitancia parásita de la via es similar a: C = 1.41εTD1 / (D2-D1) La capacitancia parásita de la vía tendrá un efecto importante en el circuito al prolongar el tiempo de subida de la señal y reducir el circuito. velocidad. Por ejemplo, para una PCB con un grosor de 50Mil, si se usa una vía con un diámetro interno de 10Mil y una almohadilla de 20Mil, y la distancia entre la almohadilla y el área de cobre es de 32Mil, podemos aproximar el orificio de la vía. por la fórmula anterior. La capacitancia parásita es aproximadamente: C = 1.41x4.4x0.050x0.020 / (0.032-0.020) = 0.517pF, y la cantidad de tiempo de subida causada por esta parte de la capacitancia es: T10-90 = 2.2C (Z0 / 2 ) = 2.2 X0.517x (55/2) = 31.28ps. Se puede ver en estos valores que, si bien el efecto del aumento y el retardo causados por la capacitancia parásita de una sola vía no es obvio, si las vías se utilizan varias veces en la traza para el cambio de capa intermedia, el diseñador debe considerarlo cuidadosamente.


Tres. La inductancia parasitaria de las vías es similar. Inducción parasitaria existe en las vías. La inductancia parasitaria en el diseño de circuitos digitales de alta velocidad a menudo causa que el daño causado por la inductancia parásita de las vías sea mayor que la influencia de la capacitancia parásita. Su inductancia de serie parásita debilita la contribución del capacitor de derivación y reduce la eficacia de filtrado de todo el sistema de potencia. Podemos simplemente calcular la inductancia parásita de una aproximación vía mediante la siguiente fórmula: L = 5.08h [ln (4h / d) +1] donde L es la inductancia de la vía, h es la longitud de la vía y d es El centro El diámetro del agujero. Se puede ver en la ecuación que el diámetro de la vía tiene menos influencia en la inductancia, y la mayor influencia en la inductancia es la longitud de la vía. Aún utilizando el ejemplo anterior, la inductancia de la vía se puede calcular como: L = 5.08 x 0.050 [ln (4x0.050 / 0.010) + 1] = 1.015nH. Si el tiempo de subida de la señal es 1 ns, la impedancia equivalente es: XL = πL / T10 - 90 = 3.19 Ω. Dicha impedancia no puede ignorarse en presencia de una corriente de alta frecuencia. Es importante tener en cuenta que el capacitor de derivación debe pasar a través de dos vías cuando se conecta la capa de suministro de energía y el plano de tierra, de modo que se multiplique la inductancia parásita de la vía.

 

Cuatro Diseño de orificio pasante en PCB de alta velocidad A través del análisis anterior de las características parásitas de las vías, podemos ver que en el diseño de PCB de alta velocidad, las vías aparentemente simples a menudo tienen un gran efecto negativo en el diseño del circuito. Para reducir los efectos adversos de los efectos parásitos de las vías, podemos hacer nuestro mejor esfuerzo en el diseño: desde la perspectiva del costo y la calidad de la señal, elija un tamaño razonable del tamaño de la vía. Por ejemplo, para el diseño de PCB del módulo de memoria de 6-10 capas, las vías de 10 / 20Mil (drill / pad) son mejores. Para algunas tablas pequeñas de alta densidad, intente 8 / 18Mil. agujero. Bajo las condiciones técnicas actuales, es difícil usar vías de tamaño más pequeño. Para las vías de alimentación o tierra, considere usar tamaños más grandes para reducir la impedancia. 2. Las dos ecuaciones discutidas anteriormente pueden concluirse que el uso de una placa PCB más delgada facilita la reducción de los dos parámetros parásitos de la vía. 3. Las trazas de señal en el PCB no deben cambiarse tanto como sea posible, es decir, tratar de no usar vías innecesarias. 4. Los pines de alimentación y tierra deben punzarse muy cerca, y cuanto más cortos sean los conductores entre las vías y los pines, mejor, porque causan un aumento de la inductancia. Al mismo tiempo, los cables de alimentación y tierra deben ser lo más gruesos posible para reducir la impedancia. 5. Coloque algunas vías con conexión a tierra cerca de las vías de la capa de cambio de señal para proporcionar el bucle más reciente para la señal. Incluso es posible colocar un gran número de vías de tierra redundantes en la PCB.


Por supuesto, necesitas ser flexible en el diseño. El modelo de vía descrito anteriormente es donde cada capa tiene almohadillas y, a veces, podemos reducir o incluso eliminar las almohadillas de ciertas capas. Especialmente en el caso de densidad muy alta, puede provocar que un canal roto en la capa de cobre forme un circuito de partición. Para resolver este problema, además de mover la posición de la vía, también podemos considerar la vía en la capa de cobre. El tamaño de la almohadilla se reduce.